崗位職責(zé)：

1. 按項(xiàng)目計(jì)劃搭建模塊和子系統(tǒng)級(jí)驗(yàn)證環(huán)境，并跟蹤維護(hù)驗(yàn)證結(jié)果。

2. 應(yīng)用UVM/VMM驗(yàn)證方法學(xué)，根據(jù)SPEC完成環(huán)境搭建，撰寫測試計(jì)劃，測例編寫，運(yùn)行調(diào)試，生成報(bào)告等。

3. 使用腳本語言，維護(hù)更新驗(yàn)證環(huán)境。

 4. 其他相關(guān)的驗(yàn)證工作。 

任職要求：

1. 本科以上學(xué)歷，電子，通信，計(jì)算機(jī)等相關(guān)專業(yè)。

2. 本科工作3年以上，碩士工作2年以上。

3. 善于學(xué)習(xí)，團(tuán)結(jié)進(jìn)取，勇于挑戰(zhàn)。

4. 熟悉Verilog和Systemverilog，熟練使用腳本語言如Perl, Shell, Tcl等，熟練使用邏輯仿真及調(diào)試工具，如VCS, Verdi等。

5. 熟悉UVM優(yōu)先。有成功的Tapeout經(jīng)驗(yàn)者優(yōu)先。